岗位职责： 负责自研ISP相关数字前端设计，包括RTL编码、仿真验证与逻辑综合，参与图像处理算法的硬件实现及性能优化。 任职要求： 1. 教育背景：微电子、电子工程、集成电路、通信或相关专业，应届本科或硕士毕业生。 2. 数字电路基础：系统学习过数字逻辑电路、数字集成电路设计课程，理解同步时序设计、状态机、流水线等基本概念。 3. Verilog HDL：掌握Verilog HDL语法，能编写基本的RTL代码（如计数器、FIFO、简单接口模块），有课程实验或毕业设计中用Verilog实现功能模块的经历。 4. 仿真与调试：使用过至少一种仿真工具（如Modelsim、VCS、Verdi、Xsim等），能够进行基础的功能仿真和波形查看，具备定位简单逻辑错误的能力。 5. 综合与IC设计流程：了解数字IC设计基本流程，对综合或FPGA开发有初步认识，能完成简单的逻辑设计，综合等操作，知晓时序和面积的基本概念。 6. ISP与图像处理：对数字图像信号处理、图像去噪、画质增强等方向有浓厚兴趣，修读过图像处理、计算机视觉或相关课程者优先。 加分项： 1. 有ASIC流片，或者FPGA开发经验。 2. 参与过图像处理相关的课程设计、竞赛或开源项目。 3. 熟悉Python或Matlab，能进行图像算法的前期验证。