1、参与数字芯片逻辑综合、STA 静态时序分析、约束编写、形式验证、UPF 低功耗相关中端工作，衔接前端 RTL 与后端 PR 流程 2、协助时序分析与时序违例排查，输出综合、时序分析报告，配合团队完成时序收敛 3、使用 DC、Formality 等工具，优化综合策略，改善芯片时序、面积、功耗指标 4、定位综合、时序、功耗类问题，协同设计 / 验证 / 后端推进项目，保障项目迭代 5、参与流程脚本、开发规范优化，提升团队研发效率

1、微电子、集成电路、电子信息等相关专业应届毕业生 2、掌握数字电路基础，理解时序基本概念，了解 IC 开发流程 3、看得懂 Verilog 代码，熟悉 Linux，会基础 TCL/Shell 脚本优先 4、了解 DC 综合、STA、Formality、UPF 低功耗任意一项优先；有项目、竞赛、工具实操经历加分 5、学习主动性强，逻辑清晰，具备良好团队协作沟通能力