格通智联

1. 负责芯片从Netlist到GDSII的全流程物理设计，包括Floorplan、Power Plan、Placement、CTS、Routing等 2. 参与时序收敛（STA）、功耗分析、信号完整性（SI）分析及物理验证（DRC/LVS/ANT） 3. 与前端设计团队协作，完成物理实现与signoff 4. 参与后端设计流程优化与EDA脚本开发，提升设计效率

1. 微电子、电子工程、集成电路、计算机等相关专业 2. 掌握数字集成电路设计基础，了解CMOS工艺与半导体物理基本知识 3. 熟悉Verilog/VHDL，有数字电路设计或FPGA开发经验优先 4. 了解Synopsys/Cadence EDA工具（如ICC/Innovus、PT、Calibre等），有相关项目或课程实践经验优先 5. 具备良好的脚本编程能力（Tcl/Perl/Python）优先 6. 英语四级及以上，能熟练阅读英文技术文档 7. 学习能力强，工作细致严谨，具备良好的沟通协作能力