人才画像： 1、 对CDC有深入掌握； 2、 在校期间有总线的基本知识和初步经验； 3、 良好的沟通能力和跨团队协作能力； 4、 多任务并行，有抗压能力； 5、 强自驱力，强学习能力； 6、 主动闭环，有强的ownership意识，善于思考和总结，而不是按部就班。 岗位职责： 1、 负责PCIe子系统的集成、设计和交付工作； 2、 能理解架构需求、NOC和其他相关IP的需求，在指导下部署PCIe子系统的设计需求、拆解和细化设计 ，对DV交付高质量的MAS； 3、 配置和充分利用好第三方IP，并在此基础上写RTL实现各种和PCIe/AXI相关的feature（包括但不限于集成，有相当的自研设计工作量）； 4、 在PCIe子系统内连接PCIe cntl和PCIe PHY； 5、 负责PCIe子系统的各项前端检查（包括但不限于lint/CDC/RDC/SDC/coverage/gate-level-sim/special-timing-check），对下游团队交付和合作完成各项signoff，保证集成的质量； 6、 重点支持DV完成PCIe子系统及自研IP的功能验证，尤其能独立快速分析定位各种PCIe子系统的问题并拉通内部的各方，主动推进问题的收敛； 7、 重点支持在多种Emulation平台上的PCIe subsys相关的各项系统级功能验证，尤其需要和各层软件或者诊断部门密切合作； 8、 支持测试部门完成PCIe subsys的各阶段工程师。尤其重点支持硅后的各项PCIe相关的测试； 9、 针对6-8中定位的问题，和供应商及时反馈，充分交流，明确局限性，在内外部支持下独立思考正确的解决方案，关键是能快速推进和收敛实际问题。在TO前与供应商认真review各项配置参数、仔细review各项TO checklist，认真把关交付件质量。 任职资格： 1、 有初步的数字前端设计经验； 2、 对复杂大芯片的全套设计流程有概念性的了解：从MAS，RTL，DV，DFT，synthesis，PD和测试； 3、 对学习PCIe和其他相关总线协议有强烈和持续的热情，并且具备较强的学习能力和较清楚的表达能力； 4、 熟练掌握Verilog/SystemVerilog，能在需求分解和微架构清楚的前提下，按要求写出高质量的RTL； 5、 注意：RTL并不是设计的终点，我们要支持DV，EMU、synthesis、PD和硅后测试顺利完成后续流程； 6、 思路清晰，善于分析和乐于解决实际问题，强自我驱动，有抗压能力和并行多任务推进能力，团队合作，实事求是，结果导向； 7、 有强闭环思维，强主动性和责任心。 以下是加分项： 1、 对PCIe/CXL体系结构和各种feature有较好的上手基础，是加分项； 2、 对AXI3/4有相关项目经验，是大加分项； 3、 有主流PCIe IP的集成&设计&签收&调试经验，是大加分项； 4、 有PCIe的相关测试和调试经验（含PCB级），比如用过PCIe协议分析仪，是大加分项。 学历要求： 电子/通信/自动化/计算机相关的硕士/博士