先导科技集团

1.参与ISP/图像处理相关数字模块的微架构设计、RTL实现与交付。 2.参与SoC子系统集成，包括IP集成、总线互联、寄存器管理、时钟复位、低功耗设计等。 3.与算法团队协作，完成图像处理算法的硬件化评估、定点化、位宽分析、流水线设计与PPA权衡。 使用Verilog/SystemVerilog编写高质量RTL代码，完成Lint、CDC、综合、STA等前端检查。 4.参与FPGA原型调试、仿真加速和硅前系统调试，合后端团队完成时序收敛、功耗优化和签核。 支持流片、回片测试与调试。 5.撰写设计文档、微架构文档、接口文档及评审材料。

1.电子工程、微电子等相关专业硕士及以上学历。 2.数字电路基础扎实，熟悉组合逻辑、时序逻辑、状态机、FIFO、跨时钟域处理等基本概念。 3.掌握Verilog/SystemVerilog RTL设计，具备一定的RTL编码、仿真和调试能力。 4.了解数字IC前端设计流程，包括仿真、综合、时序分析、Lint、CDC等。 5.了解SoC基本架构与设计流程，包括总线互联、时钟复位、寄存器管理、IP集成、低功耗等；了解AMBA总线协议，如AXI/AHB/APB者优先。 对图像处理或ISP算法有一定理解，具备以下经历之一者优先： ISP/图像处理相关课程设计、科研项目、实习或竞赛 图像处理算法的MATLAB/Python/C模型仿真与定点化经验 FPGA图像处理项目、摄像头图像链路项目 能够阅读英文技术文档和协议规范。 具备良好的学习能力、问题分析能力、沟通协作能力和文档撰写能力。