合见工软

1、负责DDR/HBM系列PHY IP数字前端模块的设计、RTL编码、时序收敛及迭代优化，涵盖DDR4、DDR5、LPDDR4/5/6、HBM3/4主流协议规格。 2、时序分析、跨时钟域处理、同步/异步电路优化，解决前端设计中的时序、功能、功耗、稳定性问题。 3、负责各类DRAM的初始化、训练、切频等C程序开发与调试。 4、配合后端物理设计、芯片 bring-up 团队，完成IP集成、时序收敛、流片前后问题定位与修复，保障IP顺利量产。 5、支撑客户IP集成技术支持，协助解决终端产品适配、兼容性、稳定性相关技术问题，完成IP量产交付。

1、全日制硕士研究生学历，微电子、集成电路、电子科学与技术、通信工程、计算机体系结构等相关专业。 2、具有扎实的数字电路设计、Verilog-HDL、C语言以及集成电路基础。 3、有DDR、LPDDR、HBM 等DRAM 相关项目经验者优先。 4、具有较强的团队合作意识。