合见工软
岗位信息
招聘岗位
DV/SOC验证工程师(J11102)
工作城市
上海
学历要求
硕士
是否笔试
未明确
招聘批次
校招
截止日期
招满即止
发布日期
2026-11-05
📋 岗位职责 / 任职要求
岗位职责
1.负责芯片模块级或系统级仿真验证设计； 2. 负责仿真验证方案、验证计划制定，验证环境搭建和验证实施，并完成验证报告； 3. 进行验证平台搭建、改进及维护工作。
任职要求
1.通信、自控、微电子、电子等相关专业硕士学历； 2. 具有扎实的数字电路原理基础，熟悉IC设计流程； 3. 熟练掌握Verilog、SystemVerilog语言，熟悉脚本语言（Cshell/makefile/Perl等），熟练使用EDA工具（NC/VCS/Verdi等）； 4. 熟悉AMBA、7816、14443、SWP、USB等协议，熟悉VMM/UVM者优先； 5. 具有良好的团队意识，责任心，沟通能力和敬业精神。
🏢 企业简介
成立2020 年性质专精特新小巨人总部上海
合见工软全称上海合见工业软件集团股份有限公司，成立于2020年5月，总部位于上海张江，注册资本约36.3亿元，是国内数字芯片EDA（电子设计自动化）与高速接口IP领域的平台型企业。公司以EDA和IP为首要突破方向，产品线覆盖数字芯片验证、数字后端设计、系统级EDA与高速接口IP，是国内唯一一家可完整覆盖数字芯片验证全流程、DFT可测性设计全流程并同时提供先进工艺高速互联IP的国产EDA企业。截至2026年8月31日，公司累计获得有效知识产权400余项，集团员工约1300人，核心技术团队多来自国际主流EDA公司。公司为国家级专精特新“小巨人”企业、国家级高新技术企业，客户覆盖国内主要AI、HPC、GPU、5G及汽车电子芯片企业，数量超过300家；2025年12月在上海证监局完成上市辅导备案，估值约130亿元。
投递方式
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🎯 AI校招画像 （来源：校招宝数据聚合）
🏢 公司文化与工作氛围
EDA公司以研发为主导，JD描述具体到技术栈（SystemVerilog/UVM、VCS/Verdi/Questa、LLM/RAG/Agent工作流），属工程师文化浓厚、技术讨论密集的团队；公司同时做设计服务，项目交付压力存在。
⏰ 加班情况与工作强度
EDA研发按版本迭代推进，流片与客户交付节点加班明显；设计服务岗需驻客户现场配合项目，出差较多。库内未写明工时制度，建议面试时确认弹性上班与加班调休安排。
💰 薪资待遇与年终奖
库内43条薪资字段全为空，JD亦未给出区间；EDA行业薪酬以offer为准，本文不作推算
🎁 福利体系
库内未收录福利清单，JD未列出食宿、补贴等具体项；按EDA行业惯例薪酬多为固定薪加年终奖，是否含股权、项目奖金与租房补贴以公司政策为准，建议面试时逐项确认。
📋 校招流程经验
JD显示为「投递简历—面试」，技术岗通常含2-3轮专业面（技术+主管）；因岗位「招满即止」，流程推进较快，建议保持电话畅通。
🚀 投递建议与避坑指南
主投递入口为北森系统（univista-isg.zhiye.com 32条），另有官网（univista-isg.com 10条）与公众号；岗位名带J编号（如J11027、J11004、J10995、J10993、J10992）的是系统内正式岗位号，投递时以编号为准；因42条标注「招满即止」，建议尽早投递，不要等统一截止日。
👥 员工口碑与离职率评价
库内无员工评价数据，不臆测；需提示三点：一是八城并列的城市字段说明一岗多地，投递时必须确认意向城市；二是42条岗位为「招满即止」，不存在统一截止日，晚投可能无岗；三是部分岗位以专业名命名（如「设计服务岗位微电子」），实际为设计服务序列。
📈 热门岗位方向与招聘趋势
招聘以EDA软件研发与设计服务为主，且明确写入「AI×芯片设计验证」方向（LLM、RAG、Agent工作流），说明公司在做AI for EDA的产品化；版图与IP设计岗同步开放，指向IP授权业务扩张。
ℹ️ 信息来源
本条招聘信息由校招宝转载自 企业校招官网，版权归原发布方所有，校招宝仅作信息聚合与导航。
该来源未提供原文链接
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