角色和团队介绍： 你会作为硬件架构建模平台的一员，与软硬件工程师一起参与芯片架构/微架构的讨论和设计工作；通过方案设计、RTL代码编写、功能与性能调试、设计质量检查等一系列工作，交付符合需求的设计和相关文档。 岗位职责： 1.与团队合作，根据AI应用需求，定义处理器微架构、制定硬件实现方案，并撰写详细的设计文档。 2.使用Verilog或System Verilog等硬件描述语言，完成芯片核心逻辑电路的设计，包括不限于处理器顶层模块、功耗管理模块、流水控制模块、计算引擎模块、核内访存模块、核间总线模块等。 3.在设计过程中，持续对芯片的性能、功耗、面积进行权衡和优化。 4.完成RTL-to-Gate设计质量签核工作，包括不限于进行对代码进行静态时序分析、形式验证、跨时钟域检查、Power检查、代码合规性检查等，确保设计能满足设计规则和严苛的时序和物理要求，为后端物理实现做好准备。 5.与SOC集成发布团队、设计验证（DV）、后端物理设计（PD）、固件/软件（Firmware/Software） 等多个团队紧密合作，共同完成高效集成发布、功能验证、物理实现、硅后测试、调试和量产支持的全部工作。 岗位要求： 1.2027届校招应届生，具备电子工程或计算机科学专业的硕士及以上学位 2.有上进心、责任心、探索精神，出色的团队合作和交流能力 3.具备SIMT/Vector/SIMD/DSP处理器的架构、编程或设计知识/经验 4.熟练掌握数字电路设计基础和计算机体系结构知识 5.具备英文技术文档阅读能力 * 加分项： 4.了解 cuda / opencl等并行计算架构优化方法，对并行计算感兴趣 2.具备高性能计算或并行计算的架构或设计知识/经验 3.拥有并行计算中高性能内存系统的架构或设计知识/经验 4.具有人工智能领域芯片的架构/设计知识/经验，或扎实的人工智能领域架构知识 5.优秀的FPGA/ASIC设计经验 地点：北京