你将参与行业领先 AI 加速芯片的 Memory 子系统设计与开发，为芯片提供高性能、高稳定性、低功耗的存储解决方案。 主要工作包括： 1. 与架构师一起，根据业务和系统需求，参与 Memory 子系统架构设计、性能分析和特性定义，支撑芯片的性能、稳定性和功耗目标 2. 参与 Memory 子系统的微架构设计和数字电路开发，包括 RTL 设计、模块集成、功能调试及性能优化 3. 完成 Lint、时钟域跨越（Clock Domain Crossing，CDC）等代码质量检查，分析并解决相关设计问题 4. 深入参与设计验证，与验证团队紧密合作，理解验证方案，定位和解决设计问题，持续提升设计质量 5. 参与综合、静态时序分析（Static Timing Analysis，STA）及物理实现相关工作，理解设计约束及前后端协同流程，推动设计高质量实现 6. 参与 Memory 子系统的性能分析和优化，学习并理解 DDR、HBM、LPDDR 等先进存储技术，以及 AI 芯片中的 Memory System 架构 任职要求: 1. 微电子、集成电路、计算机等相关专业，硕士及以上学历的应届毕业生 2. 有基本的 Verilog/SystemVerilog 或其他硬件设计实践经验，能够理解和编写基本 RTL 设计，熟悉基本的芯片设计流程和主流 EDA 工具使用 3. 具备扎实的数字电路和计算机基础，对数字芯片设计、计算机体系结构或高性能计算有浓厚兴趣 4. 具备较强的学习能力和技术好奇心，面对新的技术领域、复杂协议或陌生问题，能够快速学习、建立系统性理解，并主动深入探索问题背后的原理 5. 具备良好的逻辑思维、问题分析能力和自驱力，能够主动发现和拆解问题，通过实验、数据或工程手段定位和解决问题，并持续推动问题闭环 6. 具备良好的责任心和工程意识，关注设计质量、可维护性和交付结果；具备良好的沟通和团队协作能力，能够与架构、验证、后端等团队共同推动项目落地 地点：上海