1、参与数字逻辑电路设计： 在资深工程师指导下，参与从架构定义到RTL编码的数字逻辑电路设计与实现； 2、参与模块规格分解与交付： 协助完成子系统规格及功能分解，参与各子模块的数字逻辑代码编写、网表生成、设计文档撰写及可维可测方案制定； 3、参与综合与时序分析： 协助完成数字电路的综合（Synthesis）、静态时序分析（STA），参与资源占用评估与功耗优化工作； 4、在导师带领下，参与芯片性能（Performance）、功耗（Power）、面积（Area）指标的优化与迭代； 5、配合芯片软件工程师（FW/SW）完成数字设计相关工作的对接与支持。

1、 2027届硕士及以上学历，微电子、集成电路、电子工程、通信等相关专业； 2、具备扎实的数字电路基础理论知识，熟悉数字IC前端设计流程； 3、熟练掌握Verilog硬件描述语言，有扎实的RTL coding能力；在校期间使用过Synopsys或Cadence前端EDA工具��如VCS/DC/PT/Genus等）者优先； 4、了解完整的ASIC设计周期（从规格定义、RTL设计、验证、综合、STA、功耗规划到回片验证等环节的基本概念）； 5、 对高速接口协议（PCIe、USB、DP、HDMI等）有一定了解或课题研究经历； 6、英文读写能力良好，能阅读英文技术文献及芯片Datasheet； 7、逻辑清晰，善于主动学习，有较强的自我驱动力和团队协作精神。