【岗位职责】 1、参与高速IP的ESD防护全流程研发工作，协助团队完成需求梳理、ESD指标评估、防护方案设计、电路仿真验证、版图优化及后端布局规范核查等工作，配合完成从设计到量产落地的全流程跟进；负责整理输出设计文档、技术规范，积累芯片ESD研发经验。 2、协助开展HBM、CDM、Latch-up、EOS等主流场景的芯片ESD防护设计与优化，配合解决高速接口低容约束、车规芯片高可靠性相关设计问题，保障芯片可靠性达标。 3、参与团队先进防护结构研发和测试工作，学习和应用智能化方法；跟进行业标准动态，协助整理技术成果、撰写专利、技术报告，积累前沿研发视野。 4、参与芯片ESD/EOS可靠性失效分析工作，依托TLP测试、形貌分析、电性测试等基础测试手段，协助定位芯片栅氧击穿、器件热损伤、寄生导通等常见失效问题，配合输出优化改进方案，助力量产芯片可靠性问题闭环整改。 5、参与定制部分IO Library的开发工作，包括不限于Digital GPIO/EMMC 等通用协议IO Library。 【任职要求】 1、2027届全日制硕士及以上学历，微电子、集成电路工程、半导体物理、微电子学与固体电子学等集成电路相关专业。 2、具备扎实的半导体器件物理基础，熟悉MOS、PN结、SCR、寄生器件、热击穿、栅氧击穿等基础机理，尤其是高级FinFET工艺相关。 3、了解HBM、CDM、Latch-up等主流ESD防护机制；熟悉Cadence Virtuoso、Spectre等设计仿真工具，具备基本的电路与版图设计能力。 4、具备良好的英文读写能力，可独立阅读行业相关技术文档与标准资料；逻辑清晰、善于思考总结，具备良好的技术复盘、文档撰写及专利挖掘能力。 5、学习能力强、责任心强，能接受研发项目节奏，具备良好的团队协作能力与抗压能力，愿意深耕芯片ESD可靠性研发方向。