岗位职责： 1、根据算法设计要求及架构设计要求，负责完成通信芯片数字前端的RTL设计实现，并协助逻辑综合、形式验证、STA时序、功耗分析、DFT等数字设计与分析验证； 2、协助验证工程师完成芯片的验证与调试； 3、协助测试工程师完成芯片的测试与调试。 任职资格： 1、硕士及以上学历，微电子、电子工程类、通信类等相关专业； 2、具有verilog或FPGA设计项目经验； 3、精通Verilog，熟悉System Verilog语言； 4、熟练使用VCS和NC-Verilog等主流EDA仿真工具，熟悉Synopsys Design Compiler，Formality、PrimeTime等数字前后端设计验证工具；熟悉数字综合端口约束文件以及时序分析； 5、熟悉Linux、Makefile以及shell/perl/python/tcl等脚本语言和C、C++、MATLAB等编程语言； 6、熟悉通信电路原理，具有wireless transceiver（包括数字FIR/decimation filter、interpolator、AGC、以及transceiver cancelation/correction等模块）相关设计研发经验者优先； 7、具有Serdes设计使用经验值优先； 8、具有ethernet协议层设计经验者优先； 9、具有SOC设计经验者优先。