曦栎半导体科技（广东）有限公司

1. 参与 PCIe 6.0/7.0、224G PAM4 SerDes 的 PMA/PCS 以及 Retimer SoC 子模块的 RTL 设计、编码、仿真调试；完成模块级时钟、复位、数据通路、状态机、寄存器逻辑设计，输出设计文档。 2. 依据算法需求实现 SerDes 关键数字模块，包括均衡器（EQ）控制逻辑、时钟数据恢复（CDR）控制、自适应算法（LMS）等。 3. 完成 DSP 相关模块的数字实现，将定点算法模型（MATLAB/Python）映射为 RTL。 4. 配合验证工程师完成模块仿真与系统集成验证；配合中后端工程师完成 综合（DC）、DFT 可测性设计；运用 Spyglass 进行 CDC/RDC 检查，确保设计鲁棒性。 5. 完成Design Spec、详细设计文档、及测试计划。