深圳陆兮科技有限公司

岗位职责：1. FPGA原型系统设计，主导大模型端侧推理的FPGA原型开发，基于Xilinx/Intel高端FPGA平台构建芯片原型。 2. 芯片架构前沿探索，了解微架构方案（如稀疏计算、动态量化、存算一体） 。 3. 验证与性能调优，使用Vivado/Vitis工具链进行时序收敛、功耗分析与资源优化，确保FPGA原型满足实时性、能效比等端侧约束 。 4. 跨团队协同创新，与算法团队、海内外顶尖高校芯片团队合作，设计针对大模型的专用芯片原型，发表国际顶尖高水平论文。 任职要求：1. 电子工程、微电子、计算机架构等相关专业本科及以上学历，有FPGA/ASIC设计经验。 2. 熟练使用Vivado等完成设计-综合-布局布线-时序分析，掌握时序约束与调试工具 ，精通Verilog/SystemVerilog，具备模块化设计能力（状态机、跨时钟域处理、低功耗设计） 。 3. 熟悉AMBA总线（AXI/APB）、DDR/LPDDR、PCIe等接口协议，掌握FPGA资源优化技术（如DSP48E1、BRAM、URAM的高效复用）。 4. 具备自驱力、工程能力、沟通能力和团队协作精神。