光本位智能科技（上海）股份有限公司

职责描述 1. 负责LLM加速器RTL向Xilinx FPGA平台的移植与适配，包括时钟与复位、存储器映射、IP替换及接口适配。 2. 参与加速器相关RTL模块的设计与开发，包括计算数据通路、控制逻辑、缓存及数据搬运模块。 3. 使用Vivado完成综合、布局布线、时序约束与时序分析，优化FPGA资源占用和运行频率。 4. 搭建和维护FPGA原型验证环境，完成模块集成、上板调试及功能验证，定位并解决RTL与系统运行中的问题。 5. 与架构、验证和软件团队协作，运行测试程序及典型模型算子，验证计算结果，分析系统性能瓶颈。 6. 编写设计说明、验证记录和调试文档，维护相关脚本与工程流程。 任职要求 1. 硕士及以上学历，微电子、集成电路、电子工程、计算机、自动化等相关专业。 2. 具备扎实的数字电路基础，掌握Verilog或SystemVerilog，能够独立完成RTL模块设计与仿真。 3. 理解同步时序设计、流水线、状态机、FIFO等常用设计方法，了解跨时钟域处理及复位设计。 4. 具备FPGA课程、科研或项目实践经验，熟悉Xilinx FPGA基本开发流程，使用过Vivado，了解综合、实现及上板调试。 5. 理解建立时间、保持时间及关键路径等概念，具备基本的时序分析与问题定位能力。 6. 熟悉Linux开发环境，掌握Python、Tcl或Shell中的至少一种脚本语言。 7. 具备良好的逻辑分析、学习和沟通能力，能够阅读英文技术文档，并主动推进问题解决。 加分项 - 熟悉AXI、DDR、PCIe、DMA中的一种或多种，具有相关接口集成或调试经验。 - 参与过AI加速器、矩阵乘法、脉动阵列、RISC-V处理器等相关项目。