合见工软

1、负责DDR/HBM系列PHY IP数字前端模块的设计、RTL编码、时序收敛及迭代优化，涵盖DDR4、DDR5、LPDDR4/5/6、HBM3/4主流协议规格。 2、独立完成DDR PHY数字前端核心模块开发，包含时钟复位、数据通路、训练算法、校准逻辑、IO控制、低功耗控制等核心子模块设计与实现。 3、时序分析、跨时钟域处理、同步/异步电路优化，解决前端设计中的时序、功能、功耗、稳定性问题。 4、配合后端物理设计、芯片 bring-up 团队，完成IP集成、时序收敛、流片前后问题定位与修复，保障IP顺利量产。 5、支撑客户IP集成技术支持，协助解决终端产品适配、兼容性、稳定性相关技术问题，完成IP量产交付。

1、全日制硕士研究生学历，微电子、集成电路、电子科学与技术、通信工程、计算机体系结构等相关专业. 2、熟练掌握时序收敛、CDC检查、时钟树优化、跨域同步设计，能够独立解决高速数字电路时序与功能问题。。 4、有独立负责开发关键模块的能力。 5、有DDR、LPDDR、HBM PHY IP 开发经验者优先；有IP标准化开发、复用、交付经验者优先。