合见工软

1. 参与 DDR、LPDDR等存储控制器相关模块的设计与开发。 2. 参与数字模块的方案设计、RTL编码及功能调试。 3. 配合完成模块验证、综合和时序分析。 4. 编写和维护相关设计文档。 5. 与架构、验证及后端团队协作，完成项目开发。

1. 微电子、集成电路、电子工程、计算机或相关专业，本科及以上学历。 2. 具备良好的数字电路基础。 3. 熟悉 Verilog或SystemVerilog，能够进行 RTL设计和仿真。 4. 了解数字 IC前端设计的基本流程。 5. 具备良好的逻辑分析、学习和沟通协作能力。 6. 能够阅读英文技术资料，对数字 IC设计有浓厚兴趣。 加分项 1. 具有数字 IC、FPGA或SoC相关项目或实习经历。 2. 了解 DDR、LPDDR等存储器协议。 3. 了解 AXI、AHB或APB等总线协议。 4. 使用过常见的数字 IC设计、仿真或验证工具。 5. 熟悉 Python、Perl、Tcl或Shell等脚本语言。