1、负责数字芯片从Netlist到GDSII的完整后端物理设计流程，包括Floorplan、Placement、CTS、Routing、ECO等核心环节，保障芯片物理实现质量与交付进度。 2、负责静态时序分析（STA）、时序收敛、建立/保持时间违例修复，完成时序、功耗、面积（PPA）优化，满足芯片性能指标要求。 3、负责芯片物理验证工作，独立完成DRC、LVS、ERC、Antenna等规则检查，配合解决验证问题，输出可流片的最终GDSII数据。 4、与数字前端、DFT、验证、架构团队紧密协作，参与模块可实现性评估、时序预算划分、跨团队联调，提前规避后端实现风险。 5、参与后端设计流程优化、自动化脚本开发、工艺库适配，沉淀设计经验与规范，提升团队交付效率与设计复用性。 6、配合流片、回片测试阶段问题定位，协助分析量产、测试阶段的时序与物理实现相关问题。

1、2027届硕士，微电子、集成电路、电子科学与技术、通信工程、自动化等相关专业，基础扎实。 2、掌握数字IC后端设计基本理论，熟悉芯片物理设计全流程与时序收敛基本原理，了解Timing、Congestion、Power、IR Drop等核心优化方向。 3、熟练使用主流后端EDA工具（ICC/ICC2、Innovus、PT、Calibre等），有完整项目流片/实训/课程设计经验者优先。 4、掌握 TCL/Perl/Python 任意一种脚本语言，能够独立编写自动化脚本、提升流程效率者优先。 5、了解主流工艺节点设计规则，熟悉DRC/LVS/STA基本问题分析与修复思路。 6、具备良好逻辑思维、问题排查能力与团队协作能力，责任心强，愿意深耕IC后端技术，能承受项目迭代节奏。