1、与系统工程师/算法工程师合作，共同制定模块设计规范，编写设计文档；’ 2、完成RTL代码实现与验证； 3、编写模块的软件使用手册，协助完成软件的代码编写和调试； 4、和验证工程师合作，提出验证需求，完成验证方案； 5、协助后端工程师完成综合，时序优化等工作； 6、参与完成FPGA测试。

1、电子工程或相关专业，硕士及以上毕业生； 2、精通用verilog/VHDL语言进行RTL设计； 3、熟悉UVM等验证方法学；具有较强编程能力，比如TCL，PERL，C； 4、具有数字信号处理的基本知识，了解WIFI/BT等无线通信系统； 5、熟悉SOC架构以及各种常用接口、低功耗/DFT等ASIC后端流程者更佳。