1. 负责数字电路模块的架构定义、规格制定及详细设计文档撰写； 2. 负责模块级RTL代码编写、仿真验证、逻辑综合及时序优化； 3. 参与芯片顶层集成设计，负责数字逻辑与模拟IP（ADC/PLL/OSC/IO接口等）的接口时序对接与功能验证； 4. 协助制定数模接口的控制时序与配置方案，参与数模协同仿真调试； 5. 搭建FPGA原型验证平台，配合进行芯片级功能测试及样片问题定位。

一、教育背景 ·硕士及以上学历，微电子、集成电路、电子工程等相关专业； 二、专业技能 1. 扎实的数字电路基础，熟悉数字芯片全流程前端设计； 2. 熟练掌握Verilog，具备良好的RTL编码风格与设计文档习惯； 3. 熟悉常用数字基本单元（跨时钟域处理、异步FIFO、状态机、计数器等）； 4. 了解ASIC开发流程，熟悉VCS/ModelSim/DC/PT等主流EDA工具； 5. 熟悉Linux环境，了解Tcl/Perl/Python等脚本语言者更佳。 三、数模混合通识要求 1. 理解基本模拟IP原理：了解ADC/DAC的基本架构与量化误差、PLL时钟产生与抖动概念、片上振荡器（OSC）工作原理； 2. 熟悉物理接口特性：了解MIPI、LVDS或并行接口等高速/低速图像传输接口的电气与时序概念； 3.具备顶层协同思维：理解数字端如何配合模拟端进行启动校准、PVT（工艺/电压/温度）补偿及上下电时序控制； 4. 有数模混合仿真（如数模协同仿真工具使用）或芯片级顶层集成经验者优先。 四、综合素质 1. 逻辑清晰，具备较强的问题分析与跨领域排查能力； 2. 工作踏实主动，学习能力和自驱力强； 3.善于沟通，能与模拟、后端及测试团队高效协作； 4. 有电子设计竞赛获奖、流片经历或相关实习/项目经验者优先。