1.负责芯片从Netlist 到 GDS全流程后端物理实现，包括模块 Floorplan、Place、CTS、Route、Physical Verification 等。 2.完成时序 / 功耗 / 面积优化，进行STA 时序分析、功耗分析、IR Drop、EM 分析，解决时序收敛、串扰、噪声等关键问题。 3.负责后端物理验证：DRC/LVS/ANT ERC，确保流片版图合规。 4.与前端设计、DFT、验证、PDK / 工艺团队协同，支撑时序约束、时钟规划、IO 规划、低功耗设计落地。 5.编写后端设计文档、SOP、脚本维护与流程优化，提升项目交付效率与质量。

1.本科及以上学历，微电子、电子工程、集成电路、计算机等相关专业。 熟悉主流数字后端流程与工具。 2.具备时序分析与收敛能力，理解时序路径、时钟树、多周期路径、OCV 等。 3.具有28nm/22nm/14nm/12nm/7nm任一工艺节点流片经验优先。 4.熟悉低功耗设计优先。 5.熟练使用常见IC后端工具进行脚本开发与流程自动化。 6.工作严谨，具备良好的问题定位、沟通与项目推进能力。