1. 参与SOC芯片DFT（可测性设计）方案制定与实施，包括Scan链插入、MBIST、Boundary Scan、JTAG等。 2. 协助完成DFT相关的设计、仿真、时序分析等工作。 3. 参与ATPG向量生成与仿真验证，协助测试向量调试与故障分析。 4. 参与芯片投片前各项Signoff检查。 5. 协助DFT模式时序约束文件产生，与前后端团队协作完成相关时序与功耗收敛工作。

1. 硕士及以上学历，微电子、集成电路、电子工程、计算机等相关专业。 2. 具有扎实的数字电路理论基础，熟悉数字电路IC设计流程。 3. 掌握Verilog硬件描述语言，对静态时序分析有基本概念。 4. 了解主流DFT EDA工具（如Mentor Tessent/Synopsys DFT Compiler）基本流程。 5. 了解Tcl/Perl/Python等脚本语言者优先。 6. 有DFT相关课程设计、实习或FPGA验证经验者优先。 7. 具备良好的学习能力与团队协作精神。