岗位职责： 1、负责安全检测引擎、网络流量处理相关 FPGA 模块的架构设计与逻辑实现，将安全算法、协议解析、流量处理需求转化为可综合的 RTL 代码。 2、负责高速接口与总线的逻辑实现与优化，如 PCIe、DDR、以太网 MAC/GMII等。 3、负责 FPGA 逻辑开发全流程：需求/设计/RTL 编码/仿真验证/时序约束与收敛/上板调测等。 4、配合系统、硬件、软件、测试团队完成FPGA硬件的验证测试和调试工作。 6、编写并维护设计文档、仿真报告、调试记录等过程文档，推动逻辑模块的平台化、复用化沉淀。 任职要求： 1、具有电子工程、微电子、集成电路、自动化、计算机等FPGA研发相关专业本科及以上学历。 2、具备扎实的数字电路基础，掌握 Verilog/SystemVerilog 硬件描述语言，理解 RTL 级设计思想。具备硬件并行运行思维、逻辑严谨、对FPGA开发充满热情。 3、熟悉 FPGA 开发流程：能在 Vivado/Quartus 等主流工具中独立搭建工程，完成仿真、综合、布局布线与时序分析。 4、掌握至少一种仿真工具（ModelSim / QuestaSim / VCS 等）与调试手段（ILA / SignalTap 等）。 5、英语四级以上水平，能熟练阅读英文技术资料。 6、了解机器学习、大模型等AI技术，具有一定的实践和应用经验。 7、热衷技术研究，具有较强的学习和问题解决能力，对新技术具有持续学习和探索的热情。 8、思维逻辑清晰，语言表达和文档编写能力较好，具有较强的团队协调沟通能力。