岗位要求： 1、具有数字电路专业课基础，对电路基本概念熟悉； 2、学习并使用过verilog/VHDL, Syntem verilog硬件描述语言，RTL代码开发经验者优先； 3、至少熟悉一种Python，perl，TCL和shell等编程语言，有脚本开发经验者优先； 4、了解中后端设计流程，有综合和时序收敛相关工具使用经验者优先； 5、了解Synopsys 综合流程或者 Cadence Genus 综合流程优先； 6、了解STA 和timing signoff 流程，熟悉SDC基本概念，有SDC编写经验者优先； 7、良好的团队合作精神，在团队中愿意分享协作； 8、具备较强学习能力，面对困难挑战有较好的自我调节能力。