【岗位职责】 1、负责模块或全芯片的综合及物理实现，从RTL到最终 GDSII的交付； 2、负责完成模块或顶层的综合、形式验证、低功耗验证，及网表/SDC/UPF的交付； 3、负责顶层、子系统或者模块的后端P&R设计，包括floorplan, placement、CTS、routing、timing closure、EMIR closure、PV clean等，实现顶层、子系统或者模块级别的PPA优化； 4、配合前端设计进行迭代和优化； 【任职要求】 1、微电子、电子工程、计算机相关专业 2、了解 Verilog/SystemVerilog 3、熟悉 Linux/Unix 系统环境，熟悉相关 EDA 工具的使用 4、有相关实习或项目经历