岗位职责 IP架构与定义：参与Serdes及AMS IP的架构制定与规格定义，撰写详细设计文档。 系统建模与方案验证：基于Matlab/Verilog/Verilog-A等工具，对模拟/混合信号系统进行行为级建模与仿真验证，评估系统方案可行性。 电路设计与仿真：负责深亚微米FPGA芯片中模拟/混合信号电路的设计实现与仿真优化，电路类型包括但不限于Bandgap、LDO、OSC、PLL、Serdes TX、Serdes RX等。 版图指导：指导版图工程师完成高质量模拟版图设计，执行版图后仿真（Post-layout simulation），确保寄生参数影响下的电路性能。 IP集成与流片：配合产品工程师完成IP在SoC中的集成验证，按时完成流片交付。 硅后测试：制定IP测试计划，流片后配合测试团队完成实验室调试（Bring-up）、特性分析（Characterization）及故障排查（Debug）。 任职资格： 教育背景：硕士及以上学历，电子工程、微电子或相关专业。 专业能力： 熟悉CMOS工艺模拟/混合信号IC设计、流片及测试流程，有流片或测试经验者优先； 熟悉Bandgap、LDO、OSC、PLL、Serdes TX/RX等电路的设计与仿真； 了解高速Serdes链路关键理论，包括但不限于CDR架构、抖动（Jitter）分析、均衡技术（CTLE/DFE）、S参数及信号完整性基础； 熟悉Layout Guide，能有效指导版图工程师完成高质量版图设计。 工具技能：熟练使用Cadence Virtuoso、Spectre/APS、Hspice等EDA工具；具备Matlab/Verilog-A建模能力者优先。 综合素质：具有深亚微米工艺（28nm及以下）设计经验者优先；具备强烈的学习意愿和快速学习能力：良好的英语文献阅读与写作能力，能高效阅读IEEE论文及协议标准；善于团队协作与跨部门沟通。