岗位职责： 1.顶层模块集成与自动化连线： 负责芯片顶层（Top-Level）RTL模块的集成工作，包括子模块例化、端口对接、时钟/复位/电源域分配等。 使用Python/Perl/Tcl等脚本语言开发自动化连线工具，实现大规模信号连接的自动生成与检查，提升集成效率并降低手工错误率。 维护并优化集成流程脚本，支持多项目、多配置的快速切换与迭代。 2.芯片级仿真验证支持： 配合验证团队搭建芯片级仿真环境，参与制定仿真计划，协助完成回归测试与覆盖率分析。 熟练使用VCS等主流仿真工具，对集成后的设计进行门级/网表仿真，定位并解决仿真过程中出现的时序、功能或X态问题。 协助Debug集成引入的相关问题 3.交付模型支持与质量把控： 参与设计数据版本管理，编写集成报告、脚本使用文档及Checklist，确保交付过程可追溯、可复现。 任职要求： 1.学历专业：微电子、电子工程、计算机科学或相关专业本科及以上学历。 2.脚本编程：熟练掌握Python，能够编写结构清晰、可维护的自动化脚本；熟悉正则表达式、文件解析及数据字典构建，有Perl/Tcl经验者优先。 3.Verilog/VCS仿真：精通Verilog/SystemVerilog语法，理解RTL设计风格与常见编码规范；熟悉VCS仿真流程，能够独立编译、仿真并调试基本的设计问题。 4.工具与流程：了解Linux开发环境，熟悉Makefile、版本控制（Git/SVN）及基本的EDA工具链使用。 5.综合能力：具备良好的逻辑分析能力与沟通协作意识，工作细致、有耐心，能承担多项目并行的压力。 6.加分项：有FPGA原型验证或基于FPGA的芯片调试经验（如Xilinx/Altera平台），熟悉Vivado/Quartus流程。 参与过芯片顶层集成项目。 有持续集成/自动化测试平台搭建经验。