1. 负责数字集成电路验证规划、测试平台搭建及验证执行，确保设计满足功能、性能及覆盖率要求； 2. 编写验证计划、测试用例及验证报告，分析并总结验证结果，确保验证的完整性与高效性； 3. 负责基于SystemVerilog、UVM等验证语言和方法学进行验证环境的开发与维护，协同设计团队识别验证难点并制定验证策略； 4. 跟踪并解决验证过程中发现的问题，协同设计团队优化方案并推动质量提升。

1. 熟悉数字电路基本原理及集成电路设计流程，熟练掌握SystemVerilog，了解UVM验证方法学； 2. 具有良好的团队协作精神与沟通能力，能够跨部门高效协同； 3. 具备相关项目或实习经验者优先。