【工作职责】 多方向可选：FPGA/SOC/MCU/通信ADC/SerDes 1、参与芯片/嵌入式数字系统需求拆解、方案设计与架构梳理，负责对应方向核心模块的数字前端设计开发工作，覆盖FPGA逻辑开发、SOC芯片数字模块设计、MCU外设逻辑设计、通信接口（ADC、SerDes）数字逻辑开发等相关工作。 2、熟练使用Verilog HDL语言完成代码编写、模块设计、时序优化，配合验证团队完成功能仿真、问题迭代，保障代码功能完整、逻辑可靠、时序合规。 3、负责相关技术文档编写，包括模块设计方案、技术规格书、代码注释、迭代复盘文档等，规范项目开发流程，保障研发过程可追溯。 4、跟进项目全流程，配合DFT、数字后端、测试、硬件等上下游团队对接联调，及时解决开发、调试过程中的逻辑问题，保障项目按期推进。 5、跟进行业前沿数字设计技术，参与团队技术研讨、方案优化与技术迭代，积累FPGA、SOC、MCU、高速通信接口等方向专项技术能力。 【任职要求】 1、学历专业：2027届应届硕士及以上学历，微电子、集成电路、电子信息、通信工程、计算机等相关专业。 2、专业基础：掌握数字电路、时序逻辑、状态机、总线协议等核心基础知识，熟悉Verilog HDL编程语言，具备独立模块编码开发能力。 3、方向适配（满足其一即可）： - FPGA方向：熟悉FPGA开发流程，有图像、通信、控制类FPGA项目实操经验优先； - SOC方向：熟悉SOC架构、片上总线（AHB/APB/AXI），有SOC模块开发、系统集成经验优先； - MCU方向：熟悉MCU外设架构、接口协议，有MCU数字逻辑、控制模块开发经验优先； - 通信方向：了解ADC采样逻辑、SerDes高速接口基本原理，有高速通信数字逻辑开发经验优先。 4、工具能力：熟悉Vivado/Quartus、Modelsim等主流开发仿真工具，了解IC设计基本流程。 5、综合素质：具备良好的逻辑思维、学习能力和问题排查能力，工作踏实严谨，有良好的团队协作意识和沟通能力，愿意深耕集成电路数字设计领域。 【福利待遇】 ✅ 极具竞争力薪酬：硕士 25W+/ 年，博士 / 博士后一人一议 ✅ 优厚保障：六险一金（公积金 12%）+ 补充商业保险 ✅ 多重补贴：餐补、通讯补贴、安家费 ✅ 暖心工会福利，节日及人文关怀全覆盖 ✅ 一对一导师带教，系统化技能培训，技术 & 管理双通道晋升