睿思芯科（深圳）技术有限公司

岗位职责： 1.为公司基于RISC-V CPU内核的机器学习ASIC芯片设计RTL； 2.微架构及实现； 3.能够在功能、性能、功率和面积需求之间做出合理权衡； 4.参与设计和代码审查； 5.优化芯片的时钟及功耗； 6.为模拟仿真过程中的芯片功能和性能调试提供支持； 7.为RTL设计编写计时和功耗限制。 岗位要求： 1.电子、计算机、物理、数学等相关理工科专业，硕士或博士学历； 2.具备使用System Verilog进行RTL设计的经验； 3.良好的Python/Perl/Tcl脚本编写能力； 4.具备功耗优化相关知识； 5.对RISC-V指令集、CPU体系架构、存储器分级体系有所了解将优先考虑； 6. 英文听说读写能力熟练； 7. 优秀的学习能力、责任心和团队协作能力