1. 负责RTL到网表的逻辑综合流程，包括综合策略制定、时序优化、面积与功耗平衡，输出高质量门级网表。 2. 负责SDC时序约束的开发与验证，包括时钟定义、IO约束、假路径/多周期路径设置，确保约束的准确性与完备性。 3. 负责芯片的静态时序分析（STA），包括setup/hold违例分析、时序收敛、OCV/AOCV/POCV变异效应分析，支持时序签核。 4. 负责形式验证工作，包括RTL-to-Netlist等价性检查（LEC）、低功耗意图的形式化验证，确保各阶段逻辑功能一致性。 5. 结合系统要求，与数字前端工程师配合完成RTL优化及时序收敛，与后端物理设计团队配合交付高质量网表与约束 6. 负责功耗分析与优化，使用PTPX/Voltus等工具进行动态/静态功耗评估，实现低功耗目标。

1. 微电子、集成电路、电子信息、计算机等相关专业，硕士及以上学历 2. 了解从RTL到Netlist的综合流程，以及Netlist到GDS的完整数字实现流程 3. 了解Design Compiler/Genus、PrimeTime/Tempus、Formality/Conformal、Spyglass/VC-LP、PTPX/Voltus等相关设计工具的某一套或几种 4. 乐于接受挑战、善于学习 5. 较好的英文读写交流能力 6. 具有创新能力和团队合作精神