1. 参与前沿工艺下（如FinFet）LPDDR4/5、HBM及其他高速存储接口PHY IP的模块级电路设计、仿真与验证； 2. 参与Chiplet接口相关模块级电路设计仿真，支持高速数据传输链路的设计与优化； 3. 与版图设计工程师密切协作，完成关键电路的版图设计指导，包括寄生效应、串扰隔离、供电及偏置分布等； 4. 协助封装工程师进行信号完整性（SI）和电源完整性（PI）仿真分析，支持芯片整体性能优化； 5. 参与设计文档撰写、设计流程规范制定及团队技术积累工作。

1. 电子、集成电路、电子工程等相关专业，本科及以上学历（硕士优先）； 2. 具备扎实的模拟电路基础理论知识，了解常见模拟模块（如放大器、比较器、LDO、OSC等）的工作原理； 3. 对高速电路版图有一定理解，了解寄生效应、噪声隔离、匹配及对称性等基本版图设计原则； 4. 了解主流EDA工具（如VCS, Verdi, Design Compiler等），具备基本的Lint、综合及静态时序分析（STA）概念； 5. 具备良好的学习能力、自驱力及团队协作意识，乐于接受技术挑战。 加分项（非硬性要求）： - 有FinFet工艺或DDR/SerDes/Chiplet等相关项目经验； - 会使用电磁仿真工具（如EMX、HFSS）或脚本语言（Python/Perl/Tcl等）； - 有集成电路相关竞赛获奖经历或论文发表。