1. 参与并口高速接口PHY的微架构设计与RTL代码实现； 2. 协助完成数字设计的LINT检查、CDC（跨时钟域）等质量检查； 3. 配合验证团队，参与实验室板级调试与系统性能测试； 4. 协助软件及系统团队进行问题定位、系统联调与性能优化； 5. 撰写并维护相关设计文档与测试报告。

1. 2027届应届毕业生，微电子、集成电路、通信工程、电子工程或计算机等相关专业本科及以上学历； 2. 具备扎实的ASIC/FPGA数字设计理论基础，熟悉数字IC前端开发流程； 3. 熟练掌握Verilog/SystemVerilog硬件描述语言，具备良好的RTL编码规范； 4. 了解主流EDA工具（如VCS, Verdi, Design Compiler等），具备基本的Lint、综合及静态时序分析（STA）概念； 5. 有FPGA/ASIC相关项目经验，或参加过集成电路相关竞赛、流片项目者优先； 6. 了解DDR、PCIe等高速接口协议，或有相关PHY层数字设计经验者优先； 7. 具备良好的逻辑分析能力、沟通表达能力及团队协作精神，有较强的自我驱动力和抗压能力。 加分项（非硬性要求）： - 有Python/Perl/Tcl等脚本编写能力，能协助开发自动化验证或调试工具； - 英语CET-6及以上，能流畅阅读英文芯片手册及技术文档。