启元实验室

数字设计/验证类包括数字FPGA / 原型验证、高速接口数字设计等方向，部分方向简介如下： 方向一：数字FPGA / 原型验证 1.负责高速接口IP数字电路的功能验证工作，搭建软仿真、硬件原型验证环境； 2.基于FPGA、仿真加速平台（如Palladium等）开展RTL设计验证，包括环境搭建、模型部署、测试执行及问题定位； 3.配合AI辅助RTL生成流程，对自动生成的数字电路代码进行功能正确性验证，建立从RTL仿真到硬件验证的闭环评估流程； 4.根据设计规格制定验证方案，开发测试用例，完成模块级、系统级功能验证； 5.负责FPGA原型系统调试，包括时钟、复位、接口连接、数据通路及异常问题分析； 6.配合RTL设计工程师进行Bug定位和修改验证，推动设计问题闭环； 7.参与验证流程自动化建设，结合脚本工具实现测试任务自动执行、结果分析和验证效率提升。 方向二：高速接口数字设计 1.参与高速接口IP（SerDes等）数字部分的架构设计、模块划分和详细设计； 2.根据系统规格和设计需求，完成数字模块RTL设计、代码实现及维护； 3.负责Verilog/SystemVerilog RTL开发，包括状态机、FIFO、数据通路、控制逻辑、接口协议等模块设计； 4.完成功能仿真、代码调试以及设计问题定位，保证RTL设计功能正确性； 5.配合完成逻辑综合、静态时序分析（STA）、CDC检查等前端设计流程； 6.基于FPGA平台开展数字IP原型验证，包括RTL移植、FPGA工程搭建、板级调试和问题定位； 7.配合验证、算法及系统团队完成高速接口IP开发与优化工作； 8.参与AI辅助芯片设计相关流程建设，包括设计规范整理、RTL样例库构建、生成结果评估等工作。

方向一：数字FPGA / 原型验证 1.电子信息、微电子、计算机、通信等相关专业，硕士/博士/博后； 2.具备数字电路验证或FPGA开发经验，熟悉RTL设计验证流程； 3.熟悉FPGA开发流程，具备Vivado、Quartus等工具使用经验，有FPGA板级调试经验； 4.具备Verilog/SystemVerilog基础，能够阅读和分析RTL代码； 5.熟悉数字电路仿真、调试方法，了解VCS、Verdi等EDA工具者优先； 6.熟悉Python/Tcl/Shell等脚本语言，具备验证自动化能力者优先； 7.有以下经验之一者优先： FPGA原型验证经验； Palladium、ZeBu等仿真加速平台使用经验； 高速接口IP验证经验（SerDes、PCIe、USB、MIPI、Ethernet等）； 芯片流片前验证或bring-up经验。 方向二：高速接口数字设计 1.微电子、电子信息、通信、计算机等相关专业，本科及以上学历； 2.熟悉数字IC前端设计流程，具备较好的数字电路基础； 3.熟练掌握Verilog/SystemVerilog，有较强RTL设计能力； 4.熟悉常见数字模块设计，包括FIFO、FSM、跨时钟域处理（CDC）、复位设计等； 5.具备FPGA开发经验，熟悉Vivado、Quartus等FPGA开发工具，能够完成RTL代码上板验证； 6.熟悉RTL仿真、综合及时序分析流程，了解VCS、Verdi、Design Compiler、PrimeTime等EDA工具； 7.具备高速接口IP开发经验者优先，如SerDes、PCIe、USB、MIPI、Ethernet、DDR等； 8.具备较好的问题分析能力和工程调试能力。 9.加分项： 有SerDes PCS层、链路层、协议控制相关开发经验； 有高速接口Controller设计经验； 有ASIC流片、FPGA prototype或芯片bring-up经验； 熟悉Python/Tcl/Shell等自动化脚本开发。