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1. RTL 设计与文档 —— 使用 Verilog/SystemVerilog 开发可综合 RTL，实现片上测试、监控与诊断模块——测试控制器、时序控制逻辑、测量与比对逻辑、故障检测与报告逻辑，并撰写相应设计文档。 2. 寄存器与总线接口设计 —— 构建结构清晰的寄存器组及总线接口（APB / AHB / AXI-Lite），支持固件配置 IP 并回读状态。 3. 验证与调试 —— 制定模块级验证计划，搭建含断言与检查器的测试平台，执行仿真，分析覆盖率，并通过波形分析定位问题。 4. 设计流程与协作 —— 参与逻辑综合、静态时序分析与形式验证；与模拟/混合信号、DFT 及 SoC 集成团队协作，将模拟故障模式转化为数字检测逻辑。

1. 教育背景 —— 电气工程、微电子、计算机工程或相关专业本科及以上学历，2026 / 2027 届毕业生。 2. 数字基础与 RTL —— 具备扎实的数字设计基础（状态机设计、数据通路设计、建立/保持时序、复位策略、时钟域）；熟练掌握 Verilog/SystemVerilog 及常用仿真工具。 3. 流程与协议 —— 熟悉 ASIC 设计流程，理解逻辑综合、静态时序分析与形式验证的基本概念；至少理解 APB / AHB / AXI-Lite 之一的信号与时序细节。 4. 编程与素质 —— 熟练掌握 C/C++，能使用 C 对硬件建模并进行协同仿真；学习能力强，技术表达清晰。