芯慧微

岗位职责： 1.参与芯片数字中端实现流程，负责 RTL 设计交付后的逻辑综合、形式验证、静态时序分析及相关质量检查工作。 2.负责模块级或子系统级 SDC 约束编写与维护，包括时钟、复位、I/O、异常路径等约束，支持综合和时序分析流程。 3.使用 Design Compiler 等工具完成逻辑综合，分析并优化面积、时序、功耗等 PPA 指标，推动设计满足项目目标。 4.使用 PrimeTime 等工具开展静态时序分析，完成时序报告分析、违例定位及修复建议输出，协同设计和后端团队推动时序收敛。 5.使用 Formality 等工具完成 RTL 与综合网表之间的形式验证，分析并解决等价性检查问题。 6.配合 RTL 设计、验证及后端团队开展跨阶段问题定位，包括综合告警、约束问题、时序违例、网表质量及实现一致性问题。 7.编写并维护数字中端相关文档，包括综合脚本、约束文件、时序分析报告、形式验证报告、问题分析记录和流程说明等。 8.参与数字中端流程、脚本及自动化工具优化，提高实现效率、检查覆盖度和交付质量。 任职要求： 1.2027 届全日制硕士研究生及以上学历，微电子、集成电路、电子信息、自动化、通信工程、计算机等电子信息相关专业，专业基础扎实； 2.熟悉数字电路、计算机组成原理及集成电路设计基础，具备良好的逻辑分析能力和工程实现能力； 3.熟练掌握 Verilog HDL，能够独立完成模块级 RTL 编码、仿真验证、问题定位与代码优化； 4.熟悉芯片数字设计流程，理解设计约束、逻辑综合、静态时序分析、形式验证等基本概念，了解低功耗设计流程者优先； 5.熟悉主流 IC 设计 EDA 工具，能够使用 VCS 进行仿真、Verdi 进行波形调试、Design Compiler 进行逻辑综合、PrimeTime 进行时序分析、Formality 进行形式验证； 6.具备模块级仿真、综合检查、时序检查及形式验证的基础能力，能够协助完成 RTL 到中端实现流程中的问题分析和闭环； 7.了解可测试性设计 DFT、扫描链、ATPG、BIST 等相关概念者优先； 8具备良好的学习能力、沟通协作能力和文档撰写习惯，工作认真细致，责任心强。