1、参与数字电路模块的设计、开发和调试工作； 2、根据系统需求完成 Verilog/SystemVerilog RTL 编码； 3、参与模块级仿真、功能验证和问题定位； 4、配合完成 FPGA 原型验证、板级调试或基础时序分析； 5、编写设计文档、接口说明、测试记录等相关技术文档； 6、协助完成数字逻辑模块的综合、约束、时序收敛和资源优化； 7、与算法、模拟、电路、软件或测试团队配合，完成芯片/FPGA系统功能联调。

1、本科及以上学历，电子信息、微电子、集成电路、通信工程、自动化、计算机、电子科学与技术等相关专业； 2、熟悉数字电路基础知识，包括组合逻辑、时序逻辑、状态机、计数器、FIFO、同步/异步复位等； 3、熟悉 Verilog 或 SystemVerilog，有 RTL 编码经验； 4、了解 FPGA 或 ASIC 基本设计流程，包括 RTL 设计、仿真、综合、时序约束等； 5、熟悉至少一种仿真或开发工具，如 Vivado、Quartus、ModelSim、VCS、Verdi 等； 6、具备基本的调试能力，能够根据波形分析定位逻辑问题； 7、具备良好的学习能力、责任心和团队协作能力。