泛联新安

1.RTL设计与实现：根据功能需求与规格文档，基于AI辅助进行Verilog/SystemVerilog RTL编码与优化，完成模块级设计与接口定义 2.仿真与功能验证：利用AI工具辅助编写Testbench、搭建仿真验证环境，开展功能仿真、时序仿真与覆盖率分析，定位并解决设计缺陷 3.综合与实现：参与逻辑综合、布局布线、时序收敛等实现流程，利用AI工具辅助分析时序报告、资源占用与功耗指标，完成性能瓶颈定位与优化 4.上板与调试：参与FPGA原型验证平台的上板调试，通过逻辑分析仪、ILA/ChipScope等工具定位线上问题，完成软硬件联调 5.AI工作流构建：在日常开发中持续运用AI Coding工具（如Cursor、GitHub Copilot）及公司自研AI Agent，沉淀可复用的AI提示词、脚本与工具链，探索AI驱动的FPGA开发新模式 6.文档沉淀：撰写设计文档、测试报告与开发心得，参与知识库沉淀，反哺AI模型与工具链优化

1.本科及以上学历，电子工程、微电子、集成电路、计算机、通信或相关专业 2.具备扎实的数字电路、计算机体系结构与逻辑设计基础，熟悉FPGA基本架构与开发流程 3.掌握Verilog/SystemVerilog硬件描述语言，能独立完成RTL编码与仿真验证，有课程设计、实验室项目或竞赛项目实操经验 4.熟练使用AI Coding工具（如Cursor、GitHub Copilot等），有意识地将AI融入开发流程，能借助AI提升编码、调试与文档效率 5.了解至少一种主流FPGA开发工具链（Vivado、Quartus、Yosys等）的仿真、综合与实现流程 6.具备较强的学习能力、自驱力与代码习惯，对AI for FPGA方向有浓厚兴趣，乐于探索新工具、新方法 7.良好的沟通协作能力与责任心，能承受项目压力，适应快速迭代节奏