岗位介绍 参与 CUDA 兼容 GPU 核心的 RTL 设计与验证。入职后从一个边界清晰的模块开始，例如寄存器文件、scoreboard、warp 调度、指令发射、执行流水线或访存控制。 主要使用 Chisel 开发 RTL，同时保留 Verilog 和 SystemVerilog 仿真及验证环境。Chisel和形式验证工具可以在入职后学习。 工作内容 根据模块规格，使用 Chisel、Verilog 或 SystemVerilog 完成 RTL 设计。 为负责模块编写单元测试、断言和自动回归测试。 分析仿真波形、接口事件和形式验证反例，定位设计或规格中的问题。 将 RTL 执行结果与指令参考模型进行比对，检查状态更新、指令提交和异常行为。 参与模块综合、时序检查、性能分析及 FPGA 验证。 编写简洁的设计文档、接口文档和测试记录。 任职要求 电子信息、集成电路、计算机、自动化等相关专业，本科及以上学历。 掌握数字电路、计算机组成原理和基本时序逻辑。 使用过 Verilog、SystemVerilog、Chisel 或其他硬件描述语言中的一种。 理解有限状态机、流水线、握手接口、数据相关和资源冲突等基本概念。 具备基本编程能力，能够使用 Python、C++、Scala 或其他语言编写测试程序。 愿意使用大模型辅助 RTL 开发、测试生成和问题分析，同时能够通过仿真、综合或形式检查验证生成结果。 加分项 完成过 CPU、GPU、RISC-V、向量处理器、缓存、总线或 FPGA 相关项目。 使用过 Chisel、Scala、Verilator、cocotb、ChiselTest 或 UVM。 接触过 SVA、SymbiYosys、JasperGold、VC Formal、等价检查或模型检查。 熟悉 ready-valid 接口、流水线互锁、scoreboard、寄存器重命名或访存系统。 具有处理器设计竞赛、FPGA 竞赛、开源芯片项目或完整课程设计经历。 岗位特点 工作以模块设计为主。初期可能承担一个队列、一个仲裁器、一段执行流水线或一组指令的控制逻辑，并配套完成测试和断言。