综合知识Verilog单选难度 3真题改编 · 2024
2019. 在Verilog HDL语言中，以下代码中的错误是什么？
module counter(clk, clear, count);
input clk;
input clear;
output reg [7:0] count = 0;
always @(posedge clk)
begin
if (clear)
begin
count <= 0;
end
else
begin
count <= count + 1;
end
end
endmodule
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